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TITLE: CISC&RISC 1052 thefrog 4 04/05/2015
thefrog

Scritto il 14/04/2015 alle ore 10.05
thefrog
NAPOLI (NAPOLI)

Utente Iscritto da
settembre 2011

Title: CISC&RISC

I processori CISC -Complex Istruction Set Code- (abbandonati) hanno un set di istruzioni che va da 450 a 650 istruzioni.
I processori RISC -Reduced Istruction Set Code- (molto in voga) hanno un set di istruzioni che va dalle 150 alle 300 istruzioni.

Il punto e' che il processore CISC perde tempo a identificare l'istruzione esatta e proprio a causa di questo alla fine risulta due tre volte piu' lento del processore RISC. Tuttavia il CISC ha i suoi vantaggi, come ad esempio l'esistenza di una instruzione Read&Lock che nel RISC sono due istruzioni differenti.


Allora, dotiamo il CISC di un piccolo albero a due livelli dove le istruzioni sono codificate in ordine alfabetico e cosi' con 550 istruzioni anddiamo a colpo sicuro con due passaggi di cui uno e il primo livello che si compone di un elemento ogni diciamo 50 istruzioni e il secondo livello e' l'istruzione precisa da eseguire. E cosi' abbiamo la Read&lock con la velocita' di un RISC.


Opinioni in merito sono gradite.


Regards,
The frog

Scritto il 14/04/2015 alle ore 10.14
thefrog
NAPOLI (NAPOLI)

Utente Iscritto da
settembre 2011

Ancora sul CISC e RISC

Abbiamo detto che si mette un indice a due livelli sulle istruzioni, ma questo non basta. Si vuole velocizzare ancora di piu'. Ecco che inizialmente le istruzioni vengono classificate secondo un iniziale ordine alfabetico. Si inserisce allo scopo un secondo processore, che contiene 150 istruzioni complesse (CRISC) un processore slave che, a seconda delle frequenze di chiamate delle istruzioni sul processore master mette le istruzioni piu' frequentemente chiamate. Ecco che se vengono chiamate frequentemente 150 istruzioni il processore slave le memorizza, a queste istruzioni ci si fa accesso senza indice. Dunque il nuovo paradigma e':

Istruzione complessa contenuta nel processore slave (SI) Accesso sequenziale all'istruzione al processore slave (NO) accesso per indice al processore master.

Opinioni in merito anche a questo sono gradite.



Regards,
The frog









Scritto il 14/04/2015 alle ore 22.55
thefrog
NAPOLI (NAPOLI)

Utente Iscritto da
settembre 2011

Ancora, sul processore slave, quello che contiene le istruzioni utilizzate piu' frequentemente, si fa' un refresh delle istruzioni piu' utilizzate ogni decimo di secondo e si fa un sort delle istruzioni piu' utilizzate ogni centesimo di secondo, a mezzo di un terzo processore slave dello slave che contiene le istruzioni in modo ordinato in ordine decrescente per frequenza di accessi.

In questo modo, accedendo allo slave dello slave, che contiene le istruzioni ordinate per frequenza di accessi, si ha la sicurezza di ottenere che le istruzioni piu' accedute di tutte si trovano immediatamente nell'accesso al processore slave dello slave.



Opinioni in merito restano gradite.



Regards,
The frog

Scritto il 04/05/2015 alle ore 12.22
thefrog
NAPOLI (NAPOLI)

Utente Iscritto da
settembre 2011

L'operazione di collezionamento sul crisc delle istruzioni piu' accedute avverra' a IPL 5

L'operazione di sorting delle istruzioni piu' accedute avverra' ad IPL 4


Opinioni in merito restano gradite.



Regards,
The frog